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优化高速接口的时序裕量

? 2012年03月20日 10:46 ? 次阅读

  本文将对源同步定时如何优化高速接口时序裕量进行讨论。时序预算是对系统正常工作所需时序参数或时序要求的计算。为了使同步系统正常工作,其时序需求必须在一个时钟周期内满足。对时序的预算涉及到许多因素,包括对保持时间和最大工作频率的要求。通过时序预算,可以发现传统定时方法的局限性。

  图1显示了一个标准定时系统。在该图中,一个存储器控 制器与一个SRAM连接。SRAM和存储器控制器都从同一个时钟源接收时钟信号。假设这里有意使时钟信号电路与电路延迟相匹配,相关时序参数如下(图 2):存储器控制器tSU(建立时间)、存储器控制器tH(保持时间)、主板电路tPD(传输延迟)、SRAM tCO(时钟到输出的延迟)、SRAM tDOH(输出数据的保持时间)、时钟发生器tSKEW(时钟偏移)、时钟发生器tJIT(周期抖动)以及时钟发生器tCYC(周期时间)。

  如果考虑最坏情况下的输入建立时间、时钟到输出的延迟、传输延迟、时钟偏移和时钟抖动,通过计算最高频率就可以得到系统的最小周期时间。最高频率计算如下:

  tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC

  通过计算保持时间可发现系统输出数据太快,影响了系统接收器件的输入保持时间。这样,最坏情况将发生在数据最早输出的时候。计算公式如下:

  

标准定时系统

 

  

 

  tCO(min, SRAM) + tPD(min) - tSKEW(min, CLK) - tJIT(min, CLK) > tH(max, CTRL)

  现 在让大家假设SRAM和存储器控制器的时序参数值 为:tSU=0.5ns;tH=0.4ns;tCO=0.45ns;tDOH*=-0.45ns;tSKEW=±0.2ns;tJIT=±0.2ns。在 这种情况下,大家将使用带有双倍数据速率(DDR)接口的高速SRAM,SRAM在每个时钟的上升沿和下降沿驱动数据。

  *tDOH < 0意味着在下一个时钟上升沿/下降沿前数据已变得无效。所需的最小保持时间计算如下:

  tDOH + tPD - tSKEW - tJIT > tH

  -0.45 ns + tPD - 0.2 ns - 0.2 ns > 0.4 ns

  -0.85ns + tPD > 0.4 ns

  tPD > 1.25 ns

  假设FR4电路板上走线的传输延迟为160ps/英寸。SRAM到存储器控制器的走线长度至少有7.82 in。tPD取1.2ns,最大工作频率可计算如下。因为SRAM有一个DDR接口,所以时序预算是基于半个时钟周期:

  tCO + tPD + tSU + tSKEW + tJIT < tCYC/2

  0.45ns+1.25ns+0.5ns+0.2ns+0.2ns

  2.6ns

  5.2ns

  192MHz>fCYC

  在FR4电路板上走线的长度为7.82英寸和典型时序参数的前提下,可满足工作频率可高达192MHz时的时序预算要求。对于那些板空间有限的系统,7.82英寸的最小走向长度约束就成了系统难以满足的一个要求。

  

 

  如 果无法增加走线延迟,那么通过使用延迟锁定环/锁相环(DLL/PLL)对时钟信号进行移相以更早地捕获数据,存储器控制器可以满足保持时间的要求(图 3)。存储器控制器将必须用系统时钟信号来重新同步捕获的数据。使用这个方法将会引入额外的PLL/DLL抖动,这会降低系统的最大工作频率。有了这个附 加的PLL延迟后,所需的最小保持时间就变为:

  tDOH + tPD(trace) + tPLL/DLL_DELAY - tSKEW - tJIT > tH

  tCO + tPD + tSU + tSKEW + tJIT + tJIT_PLL/DLL < tCYC/2

  其中,tJIT_PLL/DLL是由PLL引入的延迟。即使使用最快的SRAM和ASIC/FPGA,时钟偏移、时钟抖动和电路传输延迟也会很明显地限制系统性能。

  如 前所述,如果使用FR4电路板,走线延迟约为160ps/英寸。鉴于很高频率下数据有效窗口已变为2ns(例如对250MHz的DDR器件而言)甚至更 小,这个数字是非常重要的。时钟信号之间的偏移也会显著减小时序裕量。大家将会看到源同步时钟可以明显减少传输延迟、偏移和抖动,使时序收敛更容易达到。

  源同步定时的优点

  在 典型的源同步处理中,与每个数据字相关联的时钟上升沿被发送出来(DDR存储器每个时钟周期可能有多个数据),接收器件使用这个时钟上升沿来锁存数据,然 后再将数据与主时钟或公用时钟同步。由同一个器件对时钟信号和数据/控制信号进行同步后传送,实际上就消除了主板电路信号相对时钟信号的传输延迟。

  但是采用源同步定时就需要考虑不同的主板布线。在一个带有独立时钟发生器的系统中,该时钟发生器为多个器件提供时钟信号,首要的问题是电路长度的设计应使所有的时钟沿同时到达器件,这可能需要延长连接时钟发生器旁边器件的走线长度。

  采用源同步的方法,主要的问题是通过匹配输出时钟和数据信号的走线长度来保持时钟和数据之间的相位对准。如果走线正确匹配,相对时钟信号的数据传输延迟就不复存在了。

  

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